XCV1000-4BGG560C- Virtex XILINX FPGA IC XCV50 XCV150 XCV100 XCV200 XCV300 XCV400 XCV1000

Familias XCV50 XCV150 XCV100 XCV200 XCV300 XCV400 XCV1000 XCV800 ICs XCV1000-4BGG560 obsoleto de la serie XILINX FPGA de Virtex

Montaje superficial obsoleto FPGA ICs de los ICs XCV1000-4BGG560C de las familias de la serie XILINX FPGA de Virtex

XCV50 XCV150 XCV100 XCV200 XCV300 XCV400 XCV600 XCV800 XCV1000

Características:

Órdenes de puerta programables del campo rápido, de alta densidad - densidades de 50k hasta las puertas del sistema del 1M - funcionamiento de sistema hasta 200 megaciclos - PCI 66-MHz obediente - deintercambiable para el PCI compacto • los interfaces Multi-estándar de SelectIO™ - 16 estándares de interfaz de alto rendimiento - conectan directamente con los dispositivos de ZBTRAM • Conjunto de circuitos incorporado de la reloj-gestión - cuatro dedicó los lazos retraso-bloqueados (DLL) para el control avanzado del reloj - cuatro redes globales de la distribución de reloj de la bajo-posición oblicua primaria, más 24 redes secundarias del reloj local • El sistema de memoria jerárquico - LUTs configurable como RAM de 16 bits, RAM de 32 bits, RAM de dos puertos de 16 bits, o registro de cambio de 16 bits - 4k-bit de dos puertos síncrono configurable pega - interfaces rápidos a los espolones de alto rendimiento externos • Arquitectura flexible que equilibra la velocidad y la densidad - dedicadas lleve la lógica para la aritmética de alta velocidad - la ayuda dedicada del multiplicador - cadena de la cascada para las funciones de la ancho-entrada - los registros/los cierres abundantes con el reloj para permitir, y sistema dual y reset síncronos/asincrónicos - el transportar interno de 3 estados - lógica de la límite-exploración de IEEE 1149,1 - diodo del sensor de la Dado-temperatura • Apoyado por FPGA Foundation™ y los sistemas de desarrollo de Alliance - ayuda completa para las bibliotecas unificadas, las macros emparentado puestas, y el encargado del diseño - amplia selección de plataformas de la PC y del puesto de trabajo • configuración SRAM-basada del en-sistema - re-programabilidad ilimitada - cuatro modos de programación • 0,22 μm proceso del metal de 5 capas • la fábrica 100% probó.

Especificación:

Hoja de datos programable de las familias de FPGA de los órdenes de puerta del campo de XILINX Virtex™ 2,5 V (algún producto es obsoleto/bajo obsolescencia, agradable entrarnos en contacto con por ic@icschip.com para más información)

Introducción:

Descripción:

La familia de Virtex FPGA entrega soluciones programables de alto rendimiento, de gran capacidad de la lógica. Aumentos espectaculares en resultado de la eficacia del silicio de optimizar la nueva arquitectura para la eficacia de la lugar-y-ruta y de explotar 5 un proceso agresivo del μm Cmos del capa-metal 0,22. Estos avances hacen Virtex FPGAs las alternativas potentes y flexibles a los órdenes de puerta máscara-programados. La familia de Virtex comprende a los nueve miembros mostrados en el cuadro 1. que emplea la experiencia ganada de las generaciones anteriores de FPGAs, la familia de Virtex representa un paso revolucionario adelante en diseño programable de la lógica. Combinando una amplia variedad de características de sistema programables, una jerarquía rica de rápido, recursos flexibles de la interconexión, y de la tecnología de proceso avanzada, la familia de Virtex entrega una solución programable de alta velocidad y de gran capacidad de la lógica que aumente flexibilidad del diseño mientras que reduce el tiempo-a-mercado.

El Spartan® y las familias del Espartano-XL FPGA son una solución en grandes cantidades de FPGA de la producción que entrega todos los requisitos dominantes para el reemplazo de ASIC hasta 40.000 puertas. Estos requisitos incluyen el alto rendimiento, el en-microprocesador RAM, las soluciones de la base y los precios que, en grandes cantidades, el acercamiento y en muchos casos es equivalente enmascarar los dispositivos programados de ASIC. Aerodinamizando el sistema espartano de la característica de la serie, las tecnologías de proceso avanzadas leveraging y centrarse en la gestión costada total, la serie espartano entrega las características dominantes requeridas por ASIC y otros usuarios en grandes cantidades de la lógica mientras que evita el coste inicial, los ciclos de desarrollo largos y el riesgo inherente de Asics convencional. El espartanos y las familias Espartano-XL en la serie espartano tienen diez miembros, tal y como se muestra en del cuadro 1. espartano/Espartano-XL FPGA ofrecen la nota: Los dispositivos espartanos de la serie descritos en esta hoja de datos incluyen la familia espartano 5V y a la familia de 3.3V Espartano-XL. Vea las hojas de datos separados para miembros más avanzados para Spartan Series. • Primer reemplazo FPGA de ASIC para la producción en grandes cantidades con el en-microprocesador RAM • Células hasta 1862 de la lógica de la densidad o 40.000 puertas del sistema • Sistema aerodinamizado de la característica basado en la arquitectura XC4000 • Funcionamiento de sistema más allá de 80 megaciclos • El sistema amplio de AllianceCORE y de LogiCORE™ predefinió las soluciones disponibles • Reprogrammability ilimitado • Bajo costo.

Características a nivel sistema - disponibles en versiones 5V y 3.3V - memoria de SelectRAM™ del En-microprocesador - completamente PCI obediente - capacidad completa del repaso para la verificación de programa y la observancia interna del nodo - dedicó de alta velocidad llevan lógica - capacidad interna del autobús de 3 estados - ocho redes globales del reloj o de la señal de la bajo-posición oblicua - lógica compatible de la exploración del límite de IEEE 1149,1 - bajo costo los paquetes plásticos disponibles en todas las densidades - compatibilidad de la huella en paquetes comunes • Soportado completamente por el sistema de desarrollo potente de las obras clásicas de Xilinx ISE® - trazado completamente automático, colocación y encaminamiento de características adicionales de la familia Espartano-XL • fuente 3.3V para la energía baja con 5V I/Os tolerante • Del poder entrada abajo • Un rendimiento más alto • Más rápido lleve la lógica • Una red de alta velocidad más flexible del reloj • Capacidad del cierre en bloques configurables de la lógica • Cierre rápido entrado de la captura • Generador de función opcional de MUX o de entrada 2 en salidas • 12 24 de la salida del mA impulsiones del mA o • PCI 5V y 3.3V obediente • Exploración aumentada del límite • Configuración expresa del modo

La familia de Spartan®-3A de órdenes de puerta Campo-programables (FPGAs) soluciona los desafíos del diseño en la mayoría del en grandes cantidades, coste-sensible, los usos electrónicos de I/O-intensive. La familia del cinco-miembro ofrece las densidades que se extienden de 50.000 a 1,4 millones las puertas del sistema, tal y como se muestra en del cuadro 1. Los Spartan-3A FPGAs son parte de la familia extendida de Spartan-3A, que también incluyen el Spartan-3AN permanente y el Spartan-3A más de alta densidad DSP FPGAs. La familia de Spartan-3A emplea el éxito de las familias anteriores de Spartan-3E y de Spartan-3 FPGA. Las nuevas características mejoran funcionamiento de sistema y reducen el coste de la configuración. Estos aumentos de la familia de Spartan-3A, combinados con tecnología de proceso probada de 90 nanómetro, entregan más función y ancho de banda por dólar que nunca antes, fijando el nuevo estándar en la industria programable de la lógica. Debido a su costo excepcionalmente bajo, Spartan-3A FPGAs se adaptan idealmente a una amplia gama de usos de los productos electrónicos de consumo, incluyendo el acceso de banda ancha, el establecimiento de una red casero, la exhibición/la proyección, y el equipo de televisión digital. La familia de Spartan-3A es una alternativa superior a enmascarar programó Asics. FPGAs evita el alto coste inicial, los ciclos de desarrollo muy largos, y la inflexibilidad inherente de Asics convencional, y de las mejoras del diseño del campo del permiso.

Características:

• Costo muy bajo, solución de alto rendimiento de la lógica para los usos en grandes cantidades, conscientes sobre costos

• la fuente de la Dual-gama VCCAUX simplifica el diseño 3.3V-only

• Suspenda, hiberne los modos para reducir poder del sistema

• Multi-voltaje, pernos multi-estándar del interfaz de SelectIO™

• Hasta 502 pernos de la entrada-salida o 227 pares de la señal diferenciada

• LVCMOS, LVTTL, HSTL, y entrada-salida de terminación única de SSTL

• señalización 3.3V, 2.5V, 1.8V, 1.5V, y 1.2V

• Impulsión a elección de la salida, hasta 24 mA por el perno

• El estándar de QUIETIO reduce ruido que cambia de la entrada-salida

• 3.3V compatibilidad completa del ± el 10% y conformidad caliente del intercambio.

• Tasa de transferencia de los datos de 640+ Mb/s por la entrada-salida diferenciada

• LVDS, RSDS, mini-LVDS, entrada-salida diferenciada de HSTL/SSTL con los resistores diferenciados integrados de la terminación

• Ayuda doble aumentada de la tarifa de datos (RDA)

• Ayuda de DDR/DDR2 SDRAM hasta 400 Mb/s

• 32-/64-bit completamente obediente, 33/66 megaciclo de PCI® de ayuda de tecnología

• Recursos abundantes, flexibles de la lógica • Las densidades hasta 25.344 células de la lógica, incluyendo el registro de cambio opcional o distribuyeron la ayuda de RAM

• Multiplexores anchos eficientes, lógica amplia

• Rápido anticipe llevan lógica

• 18 x 18 multiplicadores aumentados con la tubería opcional

• Programación/eliminar errores de IEEE 1149.1/1532 JTAG del puerto

• Arquitectura jerárquica de la memoria de SelectRAM™

• Hasta 576 Kbits del bloque rápido RAM con byte escriben permite para los usos del procesador

• Hasta 176 Kbits de RAM distribuido eficiente

• Hasta ocho encargados de reloj de Digitaces (DCMs)

• Eliminación oblicua del reloj (lazo bloqueado del retraso)

• Síntesis de la frecuencia, multiplicación, división

• Defasador de alta resolución

• Gama de frecuencia ancha (5 megaciclos a más de 320 megaciclos)

• Ocho redes globales del reloj de la bajo-posición oblicua, ocho relojes adicionales por el medio dispositivo, más la encaminamiento abundante de la bajo-posición oblicua

• Interfaz de la configuración a los bailes de fin de curso del estándar industrial

• Barato, BAILE DE FIN DE CURSO de destello serial de SPI del ahorro de espacio

• paralelo de x8 o de x8/x16 BPI NI BAILE DE FIN DE CURSO de destello

• Flash barato de la plataforma de Xilinx® con JTAG

• Identificador único de la DNA del dispositivo para la autentificación del diseño

• Bitstreams múltiples de la carga bajo control de FPGA

• comprobación del CRC de la Poste-configuración

• Ayuda del software del sistema de desarrollo completo de Xilinx ISE® y de WebPACK™ más equipo del arrancador de Spartan-3A

• El  de MicroBlaze™ y de PicoBlaze integró procesadores

• QFP barato y BGA que empaquetan, opciones Pb-libres

• Las huellas comunes apoyan la migración fácil de la densidad

• Compatible con Spartan-3AN selecto FPGAs permanente

• Compatible con un Spartan-3A más de alta densidad DSP FPGAs

• Versión automotriz de la XA disponible

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XC3S200A – 5 paquete plano del patio fino del perno del alto rendimiento (único comercial) TQ144/TQG144 144 (TQFP) I industrial (– 40°C 100°C) al arsenal fino de la rejilla de la bola de la Fino-echada de la bola de XC3S400A FT256/FTG256 256 (FTBGA)

Arsenal de la rejilla de la bola de la Fino-echada de la bola de XC3S700A FG320/FGG320 320 (FBGA)

Arsenal de la rejilla de la bola de la Fino-echada de la bola de XC3S1400A FG400/FGG400 400 (FBGA)

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Arsenal de la rejilla de la bola de la Fino-echada de la bola de XC3S1400A FG676 FGG676 676 (FBGA)

XC3S 50(2) 50K 1.728 16 12 192 12K 72K 4 2 124 56

XC3S 200(2) 200K 4.320 24 20 480 30K 216K 12 4 173 76

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XC3S1500 el 1.5M 29.952 64 52 3.328 208K 576K 32 4 487 221

XC3S2000 los 2M 46.080 80 64 5.120 320K 720K 40 4 565 270

XC3S4000 los 4M 62.208 96 72 6.912 432K 1,728K 96 4 633 300

XC3S5000 los 5M 74.880 104 80 8.320 520K 1,872K 104 4 633 300

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